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華為，中科院，上海貝爾，中興，Xilinx,Intel英特爾,TI德州儀器，NI公司，Cadence公司,Synopsys，IBM，Altera，Oracle，synopsys，微軟，飛思卡爾，等大型公司高級(jí)工程師，項(xiàng)目經(jīng)理，技術(shù)支持專家，曙海培訓(xùn)資深講師。

大多名牌大學(xué)，碩士以上學(xué)歷，相關(guān)技術(shù)專業(yè)，有豐富的理論素養(yǎng)，十多年實(shí)際項(xiàng)目經(jīng)歷，開發(fā)過多個(gè)大型項(xiàng)目，熱情，樂于技術(shù)分享。針對客戶實(shí)際需求，案例教學(xué)，邊講邊練，互動(dòng)式溝通，學(xué)有所獲。

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新招聘信息（2025年3月24日........................(歡迎您垂詢，視教育質(zhì)量為生命！)）

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　FPGA應(yīng)用設(shè)計(jì)就業(yè)班招生簡章

入學(xué)要求:

理工科類�？疲ò▽？疲┮陨蠈W(xué)歷，有C語言硬件電路基礎(chǔ)，通過入學(xué)測驗(yàn)。

就業(yè)承諾

對學(xué)員進(jìn)行職業(yè)素養(yǎng)教育；根據(jù)學(xué)院實(shí)際情況建立學(xué)員就業(yè)檔案，確保準(zhǔn)確的為學(xué)員提供就業(yè)服務(wù)，保證就業(yè)質(zhì)量。

教學(xué)質(zhì)量保障

◆ 我們采用3.0的教學(xué)方式，教學(xué)過程中特別注重實(shí)驗(yàn)教學(xué)，讓學(xué)員在實(shí)踐中迅速提高；
◆ 提供學(xué)員職業(yè)素養(yǎng)教育；
◆ 培訓(xùn)合格學(xué)員可推薦就業(yè);
◆ 培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽；
◆ 培訓(xùn)結(jié)束后免費(fèi)提供半年的技術(shù)支持，充分保證培訓(xùn)后出效果

開課時(shí)間

課時(shí)：脫產(chǎn)學(xué)習(xí)1個(gè)月時(shí)間；開課時(shí)間：2025年3月24日........................(歡迎您垂詢，視教育質(zhì)量為生命！)

詳情請聯(lián)系負(fù)責(zé)老師：021-51875830 趙老師手機(jī)：15921673576/13918613812

上課地點(diǎn)：

上課地點(diǎn)：【上�！浚和瑵�(jì)大學(xué)(滬西)/新城金郡商務(wù)樓(11號(hào)線白銀路站) 【深圳分部】：電影大廈(地鐵一號(hào)線大劇院站)/深圳大學(xué)成教院【北京分部】：北京中山/福鑫大樓【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路）【成都分部】：領(lǐng)館區(qū)1號(hào)（中和大道）

學(xué)費(fèi)優(yōu)惠措施

兩人同時(shí)報(bào)名，享受95折優(yōu)惠；三人及三人以上同時(shí)報(bào)名，享受9折優(yōu)惠。

各階段課程安排說明

● 課程目標(biāo)
通過本課程的系統(tǒng)學(xué)習(xí)，可以使學(xué)員由淺入深的掌握FPGA設(shè)計(jì)的方方面面，能夠獨(dú)立勝任FPGA系統(tǒng)硬件設(shè)計(jì)、邏輯設(shè)計(jì)和系統(tǒng)設(shè)計(jì)等方面的工作。課程目標(biāo)包括：
1. 精通電路設(shè)計(jì)EDA軟件的操作與使用；
2. 掌握FPGA核心電路以及外圍接口電路設(shè)計(jì)方法；
3. 掌握FPGA硬件電路的調(diào)試方法和技巧；
4. 精通硬件描述語言Verilog HDL的設(shè)計(jì)和仿真；
5. 精通基于FPGA的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)方法；
6. 精通基于FPGA的信號(hào)處理系統(tǒng)設(shè)計(jì)方法；
7. 掌握基于FPGA的SoPC系統(tǒng)設(shè)計(jì)方法；
8. 掌握FPGA與其他處理器，如ARM、DSP等互聯(lián)系統(tǒng)的設(shè)計(jì)開發(fā)；
9. 掌握FPGA實(shí)際項(xiàng)目案例開發(fā)流程。
　　　◆　免費(fèi)頒發(fā)證書：嵌入式《FPGA系統(tǒng)設(shè)計(jì)工程師證書》◆

第一階段：FPGA硬件設(shè)計(jì)工程師

◆課程目標(biāo)

職場定位：Hardware Development Engineer for FPGA
本期目標(biāo)：FPGA系統(tǒng)設(shè)計(jì)是現(xiàn)在熱門的嵌入式系統(tǒng)設(shè)計(jì)領(lǐng)域之一。和DSP和ARM系統(tǒng)設(shè)計(jì)相比，F(xiàn)PGA系統(tǒng)設(shè)計(jì)更接近底層硬件電路，因此清晰的硬件系統(tǒng)概念在FPGA設(shè)計(jì)中起著至關(guān)重要的作用。一個(gè)精通硬件電路原理的工程師，可以更快的進(jìn)入FPGA系統(tǒng)的邏輯設(shè)計(jì)工作，而且可以設(shè)計(jì)出更適合硬件實(shí)現(xiàn)的HDL代碼。本階段學(xué)習(xí)目標(biāo)是掌握FPGA硬件電路的基本知識(shí)、設(shè)計(jì)方法和調(diào)試技巧，并熟練掌握FPGA開發(fā)的軟件環(huán)境，為將來的邏輯設(shè)計(jì)工作打好基礎(chǔ)。

序號(hào)	課程名稱	課程內(nèi)容	掌握要求
1	FPGA開發(fā)環(huán)境（QuartusII）	本課程從零起點(diǎn)，講解QuartusII軟件開發(fā)系統(tǒng)的功能和安裝方法，詳細(xì)介紹QuartusII下的基本操作、管理配置和編輯器。通過實(shí)驗(yàn)，掌握QuartusII軟件環(huán)境中代碼輸入、編譯、仿真、下載和調(diào)試的方法和技巧。	精通
2	硬件描述語言入門（Verilog HDL）	硬件描述語言（HDL）是FPGA設(shè)計(jì)中重要的基礎(chǔ)。本課程將從零開始，通過大量編程實(shí)例重點(diǎn)講解Verilog HDL語言的基本語法，常用語句和典型結(jié)構(gòu)等知識(shí)。	精通
3	FPGA硬件電路設(shè)計(jì)基礎(chǔ)	本課程主要讓學(xué)員了解FPGA系統(tǒng)的硬件電路設(shè)計(jì)，通過對典型系統(tǒng)的拆解分析，掌握FPGA硬件小系統(tǒng)設(shè)計(jì)的關(guān)鍵知識(shí)點(diǎn)。	掌握

第二階段：FPGA/IC邏輯設(shè)計(jì)工程師

● 課程目標(biāo)

職場定位：Logic Design Engineer for FPGA/IC
本期目標(biāo)：參加本期培訓(xùn)的學(xué)員應(yīng)該掌握Verilog HDL硬件語言編程技巧，具備FPGA系統(tǒng)設(shè)計(jì)的硬件基礎(chǔ)知識(shí)。邏輯設(shè)計(jì)是FPGA設(shè)計(jì)和IC設(shè)計(jì)中重要的一部分，也是就業(yè)面很廣的一部分。本期學(xué)習(xí)的主要目標(biāo)是精通FPGA和IC的邏輯設(shè)計(jì)，精通FPGA開發(fā)流程，強(qiáng)化學(xué)員對硬件描述語言（Verilog HDL）的理解和編碼調(diào)試的能力，同時(shí)掌握復(fù)雜FPGA系統(tǒng)的結(jié)構(gòu)設(shè)計(jì)方法。

序號(hào)	課程名稱	課程內(nèi)容	掌握要求
4	Verilog HDL語言高級(jí)編程技術(shù)	HDL語言編程FPGA系統(tǒng)開發(fā)中重要的一部分，也是就業(yè)面廣的方向。本課程的主要目標(biāo)是精通FPGA/IC的邏輯程序設(shè)計(jì)，精通Verilog HDL開發(fā)環(huán)境，強(qiáng)化學(xué)員對Verilog HDL的理解和編碼調(diào)試的能力，包括系統(tǒng)仿真驗(yàn)證、測試臺(tái)程序設(shè)計(jì)、任務(wù)、函數(shù)、有限狀態(tài)機(jī)以及并行流水結(jié)構(gòu)的設(shè)計(jì)。	精通
5	基于FPGA的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)	數(shù)據(jù)采集領(lǐng)域是FPGA主要的應(yīng)用領(lǐng)域，本課程將教會(huì)學(xué)員如何從零開始設(shè)計(jì)一個(gè)基于FPGA的數(shù)據(jù)采集系統(tǒng)，內(nèi)容包括AD芯片的選擇、FPGA芯片選型、硬件電路設(shè)、FPGA采集程序設(shè)計(jì)和調(diào)試等。	掌握
6	基于FPGA的數(shù)字信號(hào)處理系統(tǒng)設(shè)計(jì)	數(shù)字信號(hào)處理是FPGA的一個(gè)新興的應(yīng)用領(lǐng)域，F(xiàn)PGA可以替換傳統(tǒng)的DSP芯片或者高性能的CPU來完成數(shù)字信號(hào)的處理算法。本課程將教會(huì)學(xué)員在FPGA芯片上從零開始構(gòu)建一個(gè)高性能的數(shù)字信號(hào)處理系統(tǒng)。內(nèi)容包括算法的優(yōu)化策略和方法、在線調(diào)試等整個(gè)流程。	了解
7	基于FPGA的SoPC系統(tǒng)設(shè)計(jì)	介紹基于FPGA的SoPC系統(tǒng)相關(guān)概念及開發(fā)流程，掌握NIOSII軟核處理器的構(gòu)建和裁減方法以及NIOSII下軟件設(shè)計(jì)流程。了解NIOSII外設(shè)驅(qū)動(dòng)涉及到的關(guān)鍵技術(shù)點(diǎn)，并重點(diǎn)學(xué)習(xí)用戶自定義指令設(shè)計(jì)和自定義外設(shè)的驅(qū)動(dòng)開發(fā)。	掌握

第三階段：FPGA系統(tǒng)設(shè)計(jì)工程師

　● 課程目標(biāo)

職場定位：FPGA System Design Engineer
本期目標(biāo)：參加本期培訓(xùn)的學(xué)員應(yīng)該掌握FPGA應(yīng)用開發(fā)和系統(tǒng)開發(fā)能力。本期學(xué)習(xí)的主要目標(biāo)是掌握基于FPGA的產(chǎn)品開發(fā)從需求分析到詳細(xì)設(shè)計(jì)整個(gè)過程的開發(fā)內(nèi)容，深入掌握Verilog HDL程序開發(fā)技巧，能夠熟練的根據(jù)時(shí)序設(shè)計(jì)出電路。通過實(shí)際項(xiàng)目案例，可以對學(xué)員知識(shí)薄弱環(huán)節(jié)進(jìn)行重點(diǎn)加強(qiáng)。目前學(xué)員在嵌入式學(xué)院可完成的真實(shí)項(xiàng)目包括：高速PCI數(shù)據(jù)采集卡、視頻信號(hào)捕捉測試卡、視頻圖像處理芯片原型，學(xué)員可在嵌入式學(xué)院學(xué)習(xí)期間獨(dú)立完成其中一個(gè)項(xiàng)目，其他項(xiàng)目可在結(jié)業(yè)后完成，學(xué)院提供相關(guān)源碼和文檔。

序號(hào)	課程名稱	課程內(nèi)容	掌握要求
8	FPGA項(xiàng)目實(shí)踐	本課程將通過一個(gè)真實(shí)完整的項(xiàng)目案例，讓學(xué)員了解真實(shí)項(xiàng)目的開發(fā)流程，讓學(xué)員知道如何將所學(xué)知識(shí)應(yīng)用到項(xiàng)目開發(fā)中。本課程將模擬真實(shí)項(xiàng)目的管理過程，培養(yǎng)學(xué)員項(xiàng)目團(tuán)隊(duì)協(xié)同開發(fā)能力，項(xiàng)目文檔編寫能力和新知識(shí)的學(xué)習(xí)能力，為下一步就業(yè)做好知識(shí)上和心理上的充分準(zhǔn)備。目前學(xué)員在嵌入式學(xué)院可完成的真實(shí)項(xiàng)目包括：高速PCI數(shù)據(jù)采集卡、視頻信號(hào)捕捉測試卡、視頻圖像處理芯片選型，學(xué)員可在嵌入式學(xué)院學(xué)習(xí)期間獨(dú)立完成其中一個(gè)項(xiàng)目，其他項(xiàng)目可在結(jié)業(yè)后完成。	掌握

第四階段 DSP2000系統(tǒng)開發(fā)工程師

◆課程目標(biāo)

DSP2000系統(tǒng)開發(fā)工程師

證書：免費(fèi)頒發(fā)DSP2000系統(tǒng)開發(fā)工程師證書。
本期課程目標(biāo)：掌握C語言基本知識(shí)、C編程語法基礎(chǔ)和DSP2000系統(tǒng)開發(fā)技術(shù)。

序號(hào)	課程名稱	課程內(nèi)容	掌握要求
1	DSP2000硬件開發(fā)	◆DSP數(shù)字信號(hào)處理概論 ◆數(shù)據(jù)尋址模式 ◆指令系統(tǒng) ◆C24x DSP內(nèi)部結(jié)構(gòu)及其系統(tǒng)配置 ◆DSP的中斷系統(tǒng) ◆數(shù)字輸入輸出端口 ◆事件管理器 ◆數(shù)模轉(zhuǎn)換（ADC） ◆串行通信接口（SCI） ◆串行外設(shè)接口（SPI） ◆控制器局域網(wǎng)	精通
2	C語言高級(jí)編程	◆ 復(fù)習(xí)C語言基礎(chǔ)知識(shí)，強(qiáng)化指針和數(shù)組概念，學(xué)習(xí)數(shù)據(jù)結(jié)構(gòu)和一些基本算法，講解重點(diǎn)和難點(diǎn)； ◆ 全面了解C語言標(biāo)準(zhǔn)庫提供的功能； ◆ 深入介紹C程序在編譯時(shí)與運(yùn)行時(shí)的基本原理； ◆ 從宏觀和微觀的角度討論高質(zhì)量C語言編程; ◆ 詳細(xì)介紹C的特性及應(yīng)用;	精通
3	CS集成開發(fā)環(huán)境詳解	◆ 主菜單; ◆ 常用工具; ◆ 調(diào)試方法; ◆ Build Option各項(xiàng)詳解; ◆ 工程的建立及編譯; ◆ 程序編程; ◆ 素質(zhì)培訓(xùn)：如何寫簡歷.	精通
4	匯編語言與C語言的混合編程	◆ C24x混合編程概述 ◆ C語言與匯編語言的應(yīng)用 ◆ C語言主程序的編寫 ◆ 匯編語言子程序的編寫 ◆ 全局變量及局部變量的使用 ◆ C語言中的幀指針和堆棧指針 ◆ 現(xiàn)場保護(hù) ◆ 算法的執(zhí)行	掌握
5	DSP2000系統(tǒng)開發(fā)高級(jí)技巧	◆ GEL語言運(yùn)用和CMD文件配置 ◆ GPIO模塊； ◆ CPU Timer; ◆ EV模塊和A/D模塊; ◆ 實(shí)驗(yàn)課：基于F2812的事件管理器模塊應(yīng)用程序的開發(fā); ◆ A/D和SCI模塊; ◆ SPI和CAN、McBSP模塊; ◆ 無刷直流電機(jī)驅(qū)動(dòng)控制系統(tǒng)開發(fā)案例; ◆ 永磁同步電機(jī)驅(qū)動(dòng)控制系統(tǒng)開發(fā)案例; ◆ 實(shí)驗(yàn)課：電機(jī)驅(qū)動(dòng)控制應(yīng)用程序設(shè)計(jì) ◆ 多變量耦合控制系統(tǒng)開發(fā)案例 ◆ 應(yīng)用程序下載與boot Loader ◆ 實(shí)驗(yàn)課：多變量耦合控制系統(tǒng)應(yīng)用程序設(shè)計(jì)	精通

第五階段 DSP6000系統(tǒng)開發(fā)與視頻圖像處理工程師

● 課程目標(biāo)

DSP6000系統(tǒng)開發(fā)與視頻圖像處理工程

證書：免費(fèi)頒發(fā)DSP6000系統(tǒng)開發(fā)與視頻圖像處理工程資格證書。
本期目標(biāo)：全面掌握DSP6000的硬件開發(fā)，系統(tǒng)開發(fā)和視頻圖像處理技術(shù)，掌握TI達(dá)芬奇開發(fā)技術(shù)。

序號(hào)	課程名稱	課程內(nèi)容	掌握要求
12	DSP小系統(tǒng)設(shè)計(jì) (DSP6000硬件開發(fā))	1.1 小系統(tǒng)組成 1.2 程序 ROM 1.3 電源 1.4 時(shí)鐘 1.5 復(fù)位電路 1.6 JTAG	精通
13	C6000的體系結(jié)構(gòu) (DSP6000硬件開發(fā))	2.1 C 6000 CPU 的結(jié)構(gòu) 2.2 C 6000 基本指令系統(tǒng) 2.3 C 6000 存儲(chǔ)器映射 2.4 C 6000 外設(shè)概述	精通
14	C6000的外設(shè) (DSP6000硬件開發(fā))	3.1 EDMA 3.2 中斷系統(tǒng) 3.1 EMIF 3.2 McBSP 3.3 bootloader	了解
15	高速電路設(shè)計(jì) (DSP6000硬件開發(fā))	4.1 高速電路簡介 4.2 傳輸線理論 4.3 反射及端接技術(shù) 4.4 串?dāng)_及其改善 4.5 地彈及其改善	掌握
16	電路板設(shè)計(jì)流程 (DSP6000硬件開發(fā))	5.1 電路板設(shè)計(jì)流程的演變 5.2 用 PADS 軟件設(shè)計(jì)電路板的流程 5.3 信號(hào)仿真	精通
17	C6000 C 運(yùn)行時(shí)環(huán)境 (DSP6000系統(tǒng)開發(fā))	5.1 C6000存儲(chǔ)器規(guī)范 5.2 寄存器使用約定 5.3 C6000堆棧的使用 5.4 C6000函數(shù)調(diào)用約定和混合編程 5.5 C6000的初始化	精通
18	實(shí)驗(yàn)課：C6000的匯編語言和運(yùn)行時(shí)環(huán)境 (DSP6000系統(tǒng)開發(fā))	1）用C6000的匯編語言寫乘法累加程序 2）手工優(yōu)化匯編乘法累加程序，學(xué)習(xí)C6000的流水線 3）混合代碼編程： C函數(shù)調(diào)用匯編子函數(shù)，匯編子函數(shù)調(diào)用C函數(shù)	精通
19	TI的實(shí)時(shí)操作系統(tǒng)：DSP/BIOS (DSP6000系統(tǒng)開發(fā))	6.1 RTOS與通用OS 6.2 DSP/BIOS的模塊 6.3 DSP/BIOS程序的生成 6.4 DSP/BIOS內(nèi)核分析	精通
20	實(shí)驗(yàn)課：基于DSP/BIOS的C6000軟件開發(fā) (DSP6000系統(tǒng)開發(fā))	1）了解DSP/BIOS開發(fā)代碼的流程 2）設(shè)計(jì)一個(gè)中斷驅(qū)動(dòng)的DSP/BIOS軟件：FIR濾波 3）分析DSP/BIOS的任務(wù)切換過程	精通
21	嵌入式實(shí)時(shí)系統(tǒng)軟件開發(fā)與調(diào)試 (DSP6000系統(tǒng)開發(fā))	7.1 調(diào)試的概念 7.2 數(shù)據(jù)鏈路 7.3 中斷、DMA和時(shí)鐘 7.4 實(shí)時(shí)調(diào)試方法與經(jīng)驗(yàn) 7.5 調(diào)試實(shí)例分析	精通
22	C6000代碼優(yōu)化 (DSP6000系統(tǒng)開發(fā))	8.1 代碼優(yōu)化的概念 8.2 代碼優(yōu)化的目標(biāo)和分類 8.3 基于手工匯編的代碼優(yōu)化 8.4 軟件流水的概念 8.5 基于線性匯編的優(yōu)化 8.6 理解asm文件中的循環(huán)反饋信息 8.7 代碼優(yōu)化實(shí)例分析	精通
23	C6000代碼優(yōu)化 (DSP6000系統(tǒng)開發(fā))	1）手工優(yōu)化乘法累加匯編代碼 2）寫線性匯編代碼優(yōu)化復(fù)數(shù)數(shù)組求模 3）反饋信息分析和資源分配	精通